C'est en effet Digit-Life qui donne un aperçu des spécifications du futur (très lointain) bébé d'AMD. Merci à VTR-Hardware d'avoir traduit la news du site russe. Voici les spécifications :
- Le processeur intègrera un contrôleur DDR-II.
- Il disposera de 8 branchements spéculatifs ainsi que d'une mémoire cache pour éviter les erreurs de prédiction.
- Il sera équipé de 3 pipelines x87 (FPU), 3 SSE2 et de 2 pipelines de calculs sur les entiers (ALU).
- Le core aura une mémoire cache supplémentaire, de type level 0, afin d'optimiser la continuité des opérations.
- L'ALU aura 15 niveaux de profondeur et le FPU en aura 20.
- L'I-Cache et le décodeur seront cadencés à 2 fois la vitesse horloge.
- Le core disposerait également d'une cache L3 in die utilisant de la SRAM avec des timings très courts.
- L'architecture K9 disposera de la deuxième version de l'HyperTransport (HT II), qui sera cadencé à +/- 1 GHz, fonctionnera en "Octal Data Rate" (8x) et offrira un débit gigantesque de 25 Go/sec.
- Le protocole MOESI (inter processeur) sera mis à jour.
- L'HT II permettra de partager les unités d'exécutions en cas de saturation d'un des processeurs !
De plus, Inpact-Hardware nous fait part d'un curriculum vitae d'un ex ingénieur de chez AMD. Ce CV nous indiquerait que le développement du K9 serait déjà bien avancé, car le passage de cet ingénieur chez AMD (où il a travaillé essentiellement sur l'architecture du processeur) date de 2001. Cet avancement est confirmé par les déclarations de Jerry Sanders (AMD) livrées au site Upsidetoday en mars 2002 (cf. news du 21 mars 2002 sur Hardware.fr). Il racontait à l'époque que le développement du K9 avait déjà débuté.
Cet avancement dans le développement casse les spéculations qui annonçaient la nouvelle architecture d'AMD pour 2008/2009. Logiquement nous devrions voir les premiers K9 vers 2006. Mais ça, seul l'avenir nous le dira....
Sources : Hardware.fr
et Inpact-Hardware
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